SK하이닉스, 업계 최초 차세대 표준 DDR5 D램 개발

2세대 10나노 중반대 16Gb DDR5...세계 최초 JEDEC 규격 적용

빅데이터·AI·머신러닝 등 차세대 시스템 최적화...2020년 양산 목표

SK하이닉스가 개발한 2세대 10나노급(1y) DDR5 D램.ⓒSK하이닉스

2세대 10나노 중반대 16Gb DDR5...세계 최초 JEDEC 규격 적용
빅데이터·AI·머신러닝 등 차세대 시스템 최적화...2020년 양산 목표

SK하이닉스는 세계 최초로 국제반도체표준협의기구(JEDEC) 규격을 적용한 DDR5 D램을 개발했다고 15일 밝혔다.

DDR5는 DDR4를 잇는 차세대 D램 표준규격으로 빅데이터·인공지능(AI)·머신러닝 등 차세대 시스템에 최적화된 초고속·저전력·고용량 제품이다.

최근 개발한 2세대 10나노 중반대(1y)급 8기가비트(Gbit) DDR4에 이어 동일한 미세공정을 적용한 16Gbit DDR5도 주요 칩셋 업체에 제공함으로써 업계를 선도하는 기술경쟁력을 확보할 수 있게 됐다고 회사측은 설명했다.

이 제품은 이전 세대인 DDR4 대비 동작 전압이 기존 1.2V에서 1.1V로 낮아져 전력 소비량이 30% 감축됐다. 전송 속도는 3200Mbps(초당메가바이트)에서 5200Mbps로 1.6배 가량 향상됐다.

이는 풀HD(FHD)급 영화(3.7GByte) 11편에 해당되는 41.6기가바이트(GB)의 데이터를 1초에 처리할 수 있는 수준이다.

이번에 칩셋 업체에 제공된 제품은 서버와 PC용 RDIMM(Registered Dual In-line Memory Module)과 UDIMM(Unbuffered DIMM)이다.

JEDEC DDR5 표준에 맞춰 데이터를 저장하는 셀 영역의 단위 관리 구역을 16개 에서 32개로 확장(16bank→ 32bank)하고 한번에 처리하는 데이터의 수도 8개에서 16개(BL8→ BL16)로 늘렸다.

뱅크(Bank)는 데이터를 구분하여 저장할 수 있는 단위로 독립적으로 활성화 또는 비활성화 할 수 있다. 또 BL(Burst Length)은 D램에서 한 번의 읽기·쓰기 명령에 따라 연속으로 입출력되는 데이터의 개수를 의미한다.

또 칩 내부에 오류정정 회로(Error Correcting Code)를 내장하고 있어 고용량 시스템의 신뢰성을 획기적으로 높일 것으로 기대된다.

초고속 동작 특성을 확보하기 위한 기술들도 적용됐다. D램의 읽기·쓰기 회로를 최적의 상태로 조정하는 고속 트레이닝 기술, 전송 잡음을 제거하는 DFE(Decision Feedback Equalization), 명령어 및 데이터 처리를 병렬화 하기 위한 4페이즈 클로킹(4phase clocking) 등이 채용됐다.

또 읽기 데이터의 왜곡이나 잡음을 최소화하기 위한 저잡음·고성능 DLL(Delay locked loop) 및 DCC(Duty Cycle Correction)회로와 같은 신기술이 채용돼 DDR4의 대비 데이터 처리 속도가 크게 개선됐다.

조주환 SK하이닉스 D램개발사업 VPD담당 상무는 “세계 최초로 JEDEC 표준 규격의 DDR5 D램 제품을 만든 기술 경쟁력을 기반으로 DDR5 시장이 열리는 오는 2020년부터 본격 양산을 개시해 고객 수요에 적극 대응할 계획”이라고 말했다.

한편 시장조사기관 IDC는 오는 2020년부터 DDR5 수요가 본격적으로 발생하기 시작해 2021년에는 전체 D램 시장의 25%, 2022년에는 44%로 지속 확대될 것으로 전망하고 있다.